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零件编号 | CN8236 | ||
描述 | ATM ServiceSAR Plus | ||
制造商 | Mindspeed | ||
LOGO | |||
1 Page
CN8236
ATM ServiceSAR Plus with xBR Traffic Management
The CN8236 Service Segmentation and Reassembly Controller integrates ATM terminal
functions, PCI Bus Master and Slave controllers, and a UTOPIA level 1 or 2 interface
with service-specific functions in a single package for AAL0, 3/4, and 5 operations.
The ServiceSAR Controller generates and terminates ATM traffic and automatically
schedules cells for transmission. The CN8236 is targeted at 155 Mbps throughput
systems where the number of VCCs is relatively large, or the performance of the overall
system is critical. Examples of such networking equipment include Routers, Ethernet
switches, ATM Edge switches, or Frame Relay switches.
Service-Specific Performance Accelerators
The CN8236 incorporates numerous service-specific features designed to accelerate
and enhance system performance. As examples, the CN8236 implements Echo
Suppression of LAN traffic via LECID filtering, and supports Frame Relay DE to CLP
interworking.
Advanced xBR Traffic Management
The xBR Traffic Manager in the CN8236 supports multiple ATM service categories. This
includes CBR, VBR (both single and dual leaky bucket), UBR, GFR (Guaranteed Frame
Rate), and ABR. The CN8236 manages each VCC independently. It dynamically
schedules segmentation traffic to comply with up to 16+CBR user-configured
scheduling priorities for the various traffic classes. Scheduling is controlled by a
Schedule table configured by the user and based on a user-specified time reference.
ABR channels are managed in hardware according to user-programmable ABR
templates. These templates tune the performance of the CN8236’s ABR algorithms to a
specific system’s or network’s requirements.
–Continued–
Distinguishing Features
Service-Specific Performance
Accelerators
• LECID filtering and echo suppression
• Dual leaky bucket based on CLP
(frame relay)
• Frame relay DE interworking
• Internal SNMP MIB counters
• IP over ATM; supports both CLP0+1
and ABR shaping
Flexible Architectures
• Multi-peer host
• Direct switch attachment via reverse
UTOPIA
• ATM terminal
– Host control
– Local bus control
• Optional local processor
–Continued–
Functional Block Diagram
Timer
Counters
Multi-client
PCI Bus
PCI DMA
Master/ Co-
Slave Proc'r
Local Bus
Local Memory
Interface
Control/
Status
Reassembly
Coprocessor
Segmentation
Coprocessor
Cell
FIFO
UTOPIA
Master/Slave
Rx/Tx
CBR, VBR, ABR,
UBR, GFR
CN8236
Traffic Manager
Patent Pending
CN8250
PHY
Device
Data Sheet
28236-DSH-001-B
May 2003
Table of Contents
CN8236
ATM ServiceSAR Plus with xBR Traffic Management
2.5.6 xBR Cell Scheduler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
2.5.7 ABR Flow Control Manager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
2.6 Burst FIFO Buffers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.7 Implementation of OAM-PM Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.8 Standards-Based I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.9 Electrical/Mechanical . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
2.10 Logic Diagram and Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
3.0 Host Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.2 Multiple Client Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
3.2.1 Logical Clients. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
3.2.2 Resource Allocation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.2.3 Resource Isolation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.2.4 Peer-to-Peer Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.2.5 Local Processor Clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.3 Write-only Control and Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.3.1 Write-only Control Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.3.1.1 Control Variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.3.1.2 Queue Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.3.1.3 Underflow Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.3.2 Write-only Status Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
3.3.2.1 Control Variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
3.3.2.2 Queue Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
3.3.2.3 Overflow Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9
3.3.2.4 Status Queue Interrupt Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10
4.0 Segmentation Coprocessor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.2 Segmentation Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2.1 Segmentation VCCs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2.1.1 Segmentation VCC Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2.1.2 VCC Identification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2 Submitting Segmentation Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2.1 User Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2.2 Buffer Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2.3 Host Linked Segmentation Buffer Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.4 Transmit Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
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Mindspeed Technologies™
28236-DSH-001-B
Table of Contents
CN8236
ATM ServiceSAR Plus with xBR Traffic Management
14.6 Counters and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-26
14.6.1 Host Interrupt Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-29
14.6.2 Local Processor Interrupt Status Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-34
14.7 PCI Bus Interface Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-39
15.0
SAR Initialization—Example Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1
15.1 Segmentation Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1
15.1.1 Segmentation Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1
15.1.2 Segmentation Internal Memory Control Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2
15.1.3 Segmentation SAR Shared Memory Control Structures. . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15.2 Scheduler Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.1 Scheduler Control Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.2 Scheduler Internal Memory Control Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.2.3 Scheduler SAR Shared Memory Control Structures. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.3 Reassembly Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
15.3.1 Reassembly Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
15.3.2 Reassembly Internal Memory Control Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.3.3 Reassembly SAR Shared Memory Control Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11
15.4 General Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-15
15.4.1 General Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-15
16.0
Electrical and Mechanical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1
16.1 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1
16.1.1 PCI Bus Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1
16.1.2 ATM Physical Interface Timing—UTOPIA and Slave UTOPIA . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.1.3 System Clock Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7
16.1.4 CN8236 Memory Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9
16.1.5 PHY Interface Timing (Standalone Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16.1.6 Local Processor Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-14
16.2 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-19
16.3 DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-20
16.4 Mechanical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-22
Appendix A:Boundary Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-1
A.1 Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-3
A.2 BYPASS Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-4
A.3 Boundary Scan Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-4
A.4 Boundary Scan Register Cells. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-5
A.5 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-13
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Mindspeed Technologies™
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CN8236 | ATM ServiceSAR Plus | Mindspeed |
零件编号 | 描述 | 制造商 |
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